AMD

Advanced Micro Devices, Inc.

Ryzen Z1

「ROG Ally」に採用されている「Ryzen Z1」の詳細が明らかに

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日本一となったAMD

続くCPU不足、特に売り上げを落としているAMD

AMDは2020年6月と12月に大きく売上を伸ばし、一時Intelを大幅に上回った。しかし2020年12月のピークを最後に売上を落とし、2019年1月の全CPUの販売実績を1とした指数で、直近の2022年1月はIntelが0.74だったのに対し、AMDは0.25だった。

もともとAMD躍進の原動力はRyzen 5で、Ryzen 5シリーズの販売数シェアが40.4%を記録し、ダントツの売上を誇ったが、その後シェアの下落が続き、2022年1月では12.6%までとなっている。逆にIntelのCore i5はシェアを拡大し、この3年間15%前後のシェアで推移していたところ直近では35.7%まで高まっている。

BCNによると、2021年春頃までは、需要増に応えられなかったIntel CPUをAMDのCPUが補う補完関係が成立していたが、夏頃になるとその構図が崩れたとしている。

日本国内でAMD CPUの販売シェアが急速に低下、Intelの半分以下に

AMDが2.5D/3Dパッケージング技術で先行。大容量L3のMilan-Xと競合を圧倒するInstinct MI200の秘密

ウェハあたりの製造コストが低い場合は、チップベンダーはユニットを並列化して、動作周波数は下げて、並列度で性能を上げる。ユニットを増やした結果、ダイサイズが大きくなっても、ウェハコストが低ければ性能/コストを高められるからだ。

それに対して、ウェハあたりの製造コストが高い場合は、チップベンダーは、ユニット数を抑えてダイサイズを小さく留める方向に向かう。その代わり、ユニットの動作周波数を上げて、周波数で性能を引き上げる。そうすれば、ダイエリアあたりの性能を高くすることで、性能/コストを高められるからだ。そのため、半導体プロセスのコストが上がると、高周波数へと振る選択肢が妥当になり、そうした設計の選択を採るケースが増える。

実際、AMD APUの場合、7nmのGPUコアの動作周波数がピーク1.75GHzで、8CU構成の場合、GPU演算性能は1.79TFLOPSとなる。14nmのGPUコアの動作周波数は今のところピーク1.4GHzで、11CU構成でGPU演算性能は1.97GFLOPS。つまり、7nmでの8CUは、ダイエリアを小さくして、演算性能は遜色ないレベルとなる。

では、7nmプロセスではどうなるのか。もし、7nmのGPUコアが14nmのコアに対して50%のエリアに縮小し、さらにCUが11個から8個に減るとすると次のような推測となる。7nm APU Renoirのチップ全体のダイサイズは150平方mm弱。4 CPUコアのCCXが2個あるのでCPUコアで42平方mm程度、GPUコアが8CUとして20平方mmを少し越える程度だと推測できる。すると、コア部分の面積はチップ全体の40%台前半となる。14nmのAPUでは、CPUとGPUコアの面積はチップ全体の47%だった。I/Oのスケールダウンが7nmでは鈍化することを考慮すると、この比率は妥当に見える。150平方mm台のダイエリアに収めようとすると、このユニット構成になるということだ。

では、ダイエリア計算で、GPUコアのCUを11個に増やした場合はどうなるのか。レンダーバックエンドの比率を同じに保つなら、計算上はGPUユニットの増加だけでダイサイズは150平方mmの後半となる。それなりにダイサイズにインパクトがあるが、それでもやろうと思えばできないダイサイズではない。ただし、この構成の場合には、メモリ帯域の問題が深刻化する。

AMDが低コスト低性能の構成を取らない理由

では、CPUコアを8個から4個に減らして、GPUコアのCUを8個に留めた場合はどうなるのか。その場合、試算では130平方mmを少し切るダイサイズとなる。120平方mm台のサイズとなると、かなり製造コストを抑えることができる。このプランは魅力的だが、AMDは選択ができない。AMDは、かつて低コストCPU路線を取って失敗した経験があるからだ。

AMDがCPU/APUをコスト重視で設計した場合は、Intelのハイエンドとの競争が難しくなる。そうすると、Intelはハイエンドは高価格に保ったまま、AMDと競合する下位の製品ラインの価格を戦略的に引き下げて対抗して来る。その場合、AMDは高付加価値高価格のラインは持てないまま、価格競争にあけくれ、利益をあまり上げられなくなってしまう。現在のAMDは、あくまでもIntelと性能で対抗し、その上で製造コストを抑えてコスト面でも対抗する戦略を取っている。

それなら、CPUコアを8個ではなく、6個にすればどうなのか。AMDには、この選択はできない。というのはAMDのCCXは、4個のCPUコアのクラスタで最適化設計されているからだ。AMDのZen系CPUコアは、4個単位でしか実装ができない。2個のCCXは、CCXの再設計となり、設計リソースを必要とする。

それなら、高性能構成ダイと、ローコスト構成ダイの2種類のダイを作ればいいのでは。それは、今は難しい。現在の先端プロセスは、製造コストが上がっただけでなく、設計やマスクのコストが跳ね上がっている。多くのダイバリエーションを作ることは、非常な贅沢となってしまっている。Intelはできるが、AMDにはそれだけの体力は難しい。そのため、AMDは高性能の設計を選択するしかないと見られる。

2020/1/27 7nmプロセスに最適化したAMDのRyzen 4000

トランジスタ数ではそれほど多くないCPUコア

実際には、もとのトランジスタ数自体がラフな数値なので正確にはいかないが、Zenに対してZen 2でのCCXのトランジスタ数増加がそれほど大きなものでないことはわかる。

しかし、CPUコアの面積ではどうなのか。そもそも、CCX 8MB L3のトランジスタ数の14億のうち、L3が8MB、L2が2MB、これでデータSRAMだけで5億のトランジスタ数となる。

4個のCPUコア自体のトランジスタ数は、残りの9億というラフな計算となる。つまり、ラフに言えば、Zen CPUコアは1個あたり2億2,500万のトランジスタ数となる。このあたりになると誤差が大きいので、正確な数値は出せない(そもそも上のキャッシュトランジスタ数もタグなどを無視した数字になっている)が、CPUコアは、トランジスタ数的には大きくないことがわかる。

理由は明瞭で、SRAMセルは高トランジスタ密度だが、CPUコアの部分のロジッックセルはそれほど高トランジスタ密度ではないからだ。正確にはわからないが、それなりのダイエリアインパクトがあったことが推測できる。

つまり、7nmで半分のCPUコアダイエリアは、アーキテクチャ拡張によるダイ肥大分を含んでおり、実際には半分よりスケールダウンしている可能性が高い。

とはいえ、7nmのダイレイアウトを見ると、コア内部のSRAM部分の配置などとの比較から見て、それほどコアが大幅に拡張されているようには見えない。おそらく、1.5倍といった拡張にはなっていないだろう。アーキテクチャ的に考えても、そうした規模の拡張ではない。

ちなみに、AMDのK8移行のCPUコアのサイズを一覧にすると下の図のようになる。130nmプロセスではCPUダイのほとんどはCPUコアで占められていたのが、いまではCPUコアはダイのなかの小さなパーツだ。

https://gyazo.com/5df04b5b15a1a05d3532ad99ce162828

2020/1/27 縮小し続けるAMDの高性能CPUコア