デカップリングコンデンサの最適な容量

デカップリングコンデンサの最適な容量

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記事では言及されていないけど、セラコンは低容量でガタイの小さい方が高周波特性よくなるかな、1uFってのはうーーんって感じ

だからクリティカルにEMIの大きなデバイスにはIC電源端子直近にまず1000pFを置いて、2番目の近くに0.1uFを置くとかする

1000pFの方は1005MM以下のサイズ、0.1uFの方は1005MMでも1608MMでも安い方でって感じ

あとは電源端子から1000pFコンデンサまでの寄生インピーダンスを出来るだけ低くなるようにするかな

via介してICと逆面で繋げるのは論外

GNDベタのAW前提なら、GNDはどこでも強固って前提で電源ピンに近づける

GNDベタじゃないならアンバランスしないように電源ピンとGNDピンの配線がちょうど同じになるようにする

電源ピンからコンデンサまでの線は、デザインルールでOKな範囲で出来るだけ太くする

当たり前だけどまずは当該ICのデータシートを読んで推奨AWを確認する

電源用のICとか、特にスイッチングする類のICだとコンデンサレイアウトの優先順位が異なる

降圧DCDC -> 入力コンデンサ最優先 ∵入力側に激しい脈動が発生するから

昇圧DCDC -> 出力コンデンサ最優先 ∵出力側に激しい脈動が発生するから

ドロッパレギュレータ -> そんなに気にしなくていいけど、強いて言うなら出力コンデンサかな？ ∵負荷変動に対してフィードバック対象(出力電圧)が敏感だと発振したりするから

でもコンデンサをパラ接続すると反共振ってのが起こることがあるから注意！下手したら0.1uFを1個置くより悪化するかも・・・

パラ接続するときは解析ツールがあるならアタリをつけるために反共振しないかを調べるかな

基板のAW・膜厚とICパッケージ内のボンディング含む3Dモデル、コンデンサ3Dモデルをなるべくちゃんと用意して、3D解析する感じ

通常、ライセンス価格が1月〇00万とかだから個人だとシンドいけど、会社だと買ってくれるかも？

学生はタダだった気がする、今はよく知らないけど

そもそも論だけど、IC電圧端子からEMIを出しにくいICの使い方をするべきと思う

デジタルICならIOにダンピング抵抗を入れるとか、信号エッジをナマらせるとかして、電源側への影響を小さくするべきかな

IOの伝送線路の特性インピーダンスを50ohmとかにする

よくある多層基板だとTopレイヤーと2レイヤーとの層間距離が0.1mmだから、Topレイヤーを0.1mm幅でIOピンから配線して、2レイヤーをベタGNDでリターンパスにすると、だいたい50ohmになる

両面基板だとTop Bottomで1.6mmになるから↑のテクニックは使えない・・・

AWソフトによってはパターンの特性インピーダンスをソフト内で計算してくれる

Altiumにはたしかあった

Eagleは知らない(テキトーにAWするソフトとして使っているので気にしたこなかった・・・)

CR-8000にもあったはず(というかなくても図研へ連動ツールとかをオーダーできる(カスタムツールも))

ちゃんとベンダー側の基板の層間距離を確認すること(or製造要件を明確に定義して製造委託すること)！

「0.1mm幅」って思考停止で覚えるとヤバみ

伝送線路の特性インピーダンスの話は一般論的なことだけども解説記事が少ない・・・

日本語記事だとマクニカの解説記事が分かりやすいかも？

↑ここらへん (どうでもいいけどマクニカのWEBサイト、左のメニューが邪魔過ぎてアドブロックで消してる)

昔のMLCCは低容量だったけど、今は製造技術の進歩でかなり高容量になってきてる(電位傾度がかなり良くなってる)

今は1004MMとか1608MMとかで普通に10uとかそれを超える容量のラインナップがコンデンサメーカ各社にある

ダンプノイズとして採用する電解コンデンサは高いし重いし壊れるしだから、セラコンをパラ接続してダンプ対策する設計も最近だとよくあるかな？

民生・家電とかだとこの設計が多い気がする

スイッチングハブとかのうたい文句に「電解コンデンサ不使用！長寿命！」とか普通にある

車載の新規設計にもチラホラ

医療・航空・宇宙は知らぬ～～

とは言え電解コンの容量はモノすんごいデカいから、大きなダンプ対策が要求される場合は製品寿命削ってでも電解コン使うかな