可視化実験 - sei0opub

可視化実験

絞る

対象ユーザ？

投資家、小中高生

用途？

領域別での成長率

会社情報（←金融庁EDITEC）

スタートアップ、VC、ユニコーン

熱を見る：時価総額

スマホ・車

部品ごとにサプライヤー・ブランド・企業の遷移

戦争・世論・言論の可視化

ウクライナ

パレスチナ・ハマス

ニュースが出たときに

支持/対立、クラスタの分裂を見る

地図：攻勢、塹壕、ドローン、通信、言論

Google Trends的な

繋がり

研究室の人員の入れ替わり

予算？

6次の隔たり

政治関連

政治家同士の繋がりとか

政治資金収支報告書

思想別とか！

予算

飛び交う

ヒト（旅行・難民・仕事・労働者）

お金/gold

飛行機、船、衛星

Flighttracker（ネイマール；要人）

為替

鳥・魚・ゴミ

会社の（年代・職種別）年収→生涯賃金のグラフ

日本の格差・性差

サプライヤー・ブランド・企業の遷移

商品

スマホ

車

何を出す

戦争・世論・言論の可視化

ウクライナ・パレスチナ・ハマス

ニュースが出たときに

支持/対立、クラスタの分裂を見る

地図：攻勢、塹壕、ドローン、通信、言論

Google Trends的な

主張を分析,

誰の主張？

誰が使う？

大学生？

wordmap

ユーザーが指定する

研究室の（人員）の入れ替わり

予算

人数

成果

政治家同士の繋がりとか

政治資金収支報告書

要人トラッカー

政治資金

不透明な政治資金の流れをオープンデータ化で可視化する｜政治・選挙プラットフォーム【政治山】

3057150015.pdf

総務省｜政党交付金使途等報告書｜令和5年9月29日公表（令和4年分　定期公表）｜政党本部｜自由民主党

103160.pdf

KAKEN — 研究課題をさがす

J-GLOBAL 科学技術総合リンクセンター

「政治資金収支報告書」を見てみよう　調べ方、確認するポイント、仕組みを紹介: J-CAST ニュース【全文表示】

収支報告書の調べ方-1 | 政治資金センターみんなで調べよう政治とカネ

Goal

使うAPI

KAKEN－メタデータ・API

研究課題別・研究者別についてのAPIがある

まずは研究課題別のみ使えばよさそう

API key: VXZ5gBDEHbsDwVNkxPjD

XML, JSONデータ定義 niijp / kaken_definition — Bitbucket

Crossref

データセットとしても公開されている。180GB程度。https://www.crossref.org/blog/2023-public-data-file-now-available-with-new-and-improved-retrieval-options/

可視化に使えそうなサンプル

D3 gallery / D3 | Observable からそれっぽいのを抜粋

D3 gallery

Bubble chart component / D3 | Observable

Bubble chart / D3 | Observable

Circle packing / D3 | Observable

Treemap, CSV / D3 | Observable

Bubble chart / D3 | Observable

Parallel sets / D3 | Observable

レイアウト

通してる学会, 論文

相対的に. top10%

成果と比較 h-index

top10%, 被引用数

sankey？

研究成果をkakenから取ってきて、researchmapや各種indexと突き合わせる

ミクロに：小さくなったらアメリカ人の生活のvisualizationのようにして表示する

研究者と学会の対応

データ収集用（KAKEN）

https://www.jsps.go.jp/j-grantsinaid/02_koubo/shinsakubun.html

todo

x ペーパープロトタイプ

固定データでプロトタイプ

データセットの取得・整理・構築

まずは1年分を

すべての年度に拡大

データをD3で可視化する

できそうなら企業のデータ・特許数・論文数・h-index

データセットのフォーマット

各研究課題のデータ

PI, 予算, 分野

研究の状態？

全体の集計

分野別

分野ごとの科研費の総計

分野の近さ

科研費の分類コードでおおよそ色分けできる？（例：）

機関別

機関ごとの科研費の総計

現在はK年を開始年度に設定された研究課題の交付金額を示し、その研究課題による成果（K+4, 5年に発表される）をそのままK年の（K年に交付されたお金による）成果としてプロットしている

2021年の予算と、2025年の論文数をプロット

あのときの予算が現在の論文にどう活きているか？

選択と集中？

論文（誌）の指数を取得する

論文

論文誌

APIでIFやh5-indexを取得するのは難しそう

Google Scholarをスクレイピング？

研究者

API

Crossref API

KAKEN APIの使用例

「RISC-V」での検索例

code:xml

curl -L https://kaken.nii.ac.jp/opensearch/\?appid\=VXZ5gBDEHbsDwVNkxPjD\&qf\=RISC-V\&format\=xml\&s3\=2 | xmllint --format -

レスポンス：

code:xml

<?xml version="1.0" encoding="UTF-8" standalone="yes"?>

</identifier>

<url>https://kaken.nii.ac.jp/grant/KAKENHI-PROJECT-21K11804/</url>

</urlList>

<title>IoT環境での機械学習に向けたベクトルレジスタ共有型SoC FPGAの実現</title>

<review_section sequence="1" niiCode="351" tableType="review_section">小区分60040:計算機システム関連</review_section>

<institution niiCode="0012605" sequence="1">東京農工大学</institution>

<agency niiCode="kakenhi">科学研究費助成事業</agency>

<institution>東京農工大学</institution>

<institution>東京農工大学</institution>

</affiliation>

</personalName>

</enriched>

</member>

<keyword sequence="1">ハードウェアアクセラレーション</keyword>

<keyword sequence="5">ベクトル拡張</keyword>

<keyword sequence="6">ベクトルレジスタ</keyword>

<keyword sequence="7">アクセラレータ</keyword>

</keywordList>

<paragraph sequence="1">SoC FPGAで推論処理に加えて学習処理を実行しようとすると、内蔵CPUとFPGA内に実装したアクセラレータ間のデータ転送にSoC内部メモリを経由する際に遅延が生じる。本研究では高速処理実現ために、CPU－アクセラレータ間データ転送時にCPUのレジスタを直接介することで転送遅延の低減を図る。そのために、CPU内のベクトルレジスタを利用することでビット幅を拡大し、さらにベクトルレジスタをFIFO化することを特徴とする、新しいCPU－アクセラレータ間の連続データ転送機構を提案し、SoC FPGA上に実現する。GPUを用いた場合や従来のSoC FPGAと比較し、提案方式の有効性を実践的に示す。</paragraph>

</paragraphList>

<paragraph sequence="1">本研究においては、（１）デュアルポートレジスタの実装とレジスタ経由による遅延の評価、（２）データ転送速度向上のためのベクトルレジスタ実装と転送速度の評価、（３）アクセラレータ機能の実装と機械学習パフォーマンスの評価、の３つの研究項目を挙げている。そのために、RISC-Vを内部プロセッサとして実装し、プロセッサとアクセラレータ間においては、プロセッサ内のレジスタをデュアルポート化し、プロセッサがメモリからロードしたデータや演算処理を行ったディスティネーションレジスタを直接FPGAに高速に供給し、さらには演算結果を効率よく収集する方式を設計・実装する。</paragraph>

<paragraph sequence="2">初年度にあたる2021年度では、上記研究項目の中の（１）において、RISC-Vのマイクロアーキテクチャ設計を中心に概念設計、詳細設計を行い、命令を限定した形でFPGA実装を行った。</paragraph>

<paragraph sequence="3">（２）については、RISC-VのFPGA実装の設計・実装を行い、動作確認を行った。シミュレータについても開発を進め、LLVMコンパイラの出力する実行コードが動作することを確認した。</paragraph>

<paragraph sequence="4">評価に用いるAIアプリケーションとしてはディープニューラルネットワーク（DNN）をターゲットとしており、演算処理を簡略化するアルゴリズムを考案したり、ノイズを含む学習データから効率的かつ認識精度を維持した学習アルゴリズムを考案し、その成果はそれぞれ英語論文としてまとめて発表し、採録された。</paragraph>

<paragraph sequence="5">RISC-Vにおいて同時マルチスレッド実行機構を付加したプロセッサを実装し評価した結果を電子情報通信学会リコンフィギャラブルシステム研究会において発表し、ベクトル実装についても、2022年6月開催の同研究会において発表を予定している。</paragraph>

</paragraphList>

<paragraph sequence="1">初年度目標にしたRISC-Vのベクトル拡張の設計および実装は予定通り完成し、トリボナッチ数列や行列乗算といった高速化が求められる計算処理において有効性を確認した。その成果は、トップカンファレンスであるACM International Conference of Computer Architecture (ISCA)2022の併設ワークショップ Sixth Workshop on Computer Architecture Research with RISC-V (CARRV 2022)に投稿した結果、採録が決定した。</paragraph>

<paragraph sequence="2">シミュレータについては、チューリッヒ工科大で開発されたRISC-Vの実装Arianeにベクトル演算機構Araをもとにシミュレータを実現し、その動作確認も行った。</paragraph>

<paragraph sequence="3">初年度において、ジャーナル論文2本、国際ワークショップ1本、研究会報告3本の成果発表を行えており、当初の計画通り概ね順調に進展しているものと考えている。</paragraph>

</paragraphList>

<paragraph sequence="1">研究項目（２）データ転送速度向上のためのベクトルレジスタ実装と転送速度の評価および（３）アクセラレータ機能の実装と機械学習パフォーマンスの評価について、実装を精力的に進めており、実行できるベクトル演算命令の拡充を進めている。</paragraph>

<paragraph sequence="2">2022年度はシミュレーションにより詳細な動作解析、性能分析を行い、その成果をリコンフィギャラブルコンピューティング関連の研究会やジャーナル論文、国際会議に投稿していく。</paragraph>

<paragraph sequence="3">最終年度では、提案方式の有効性を示すため、研究会や国際会議、論文誌などに成果を発表していくとともに、提案方式をもとに特許申請の検討を行っていく。</paragraph>

<paragraph sequence="4">特にRISC-Vのベクトル拡張の設計・実装を担当した学生は、2021年度に卒業論文としてまとめ、2022年度は国際ワークショップに採録されたことから、年限短縮で博士前期課程を1年で修了予定で、2023年度は博士後期課程学生として、本研究の中心的な存在として研究のサポートを進めていく。</paragraph>

<paragraph sequence="5">さらに、その成果を発展させたさらに高性能なシステムの実現を目指し、基盤研究（A）などの大規模予算の申請を目指していきたい。</paragraph>

</paragraphList>

</periodOfAward>

</overallAwardAmount>

</summary>

<title>Implementation of Shared Vector Register SoC FPGA for Machine Learning under IoT Environment</title>

<category path="000072" niiCode="72">Grant-in-Aid for Scientific Research (C)</category>

<categoryFc path="000072" niiCode="72">Grant-in-Aid for Scientific Research (C)</categoryFc>

<review_section sequence="1" niiCode="351" tableType="review_section">Basic Section 60040:Computer system-related</review_section>

<institution niiCode="0012605" sequence="1">Tokyo University of Agriculture and Technology</institution>

<agency niiCode="kakenhi">Grants-in-Aid for Scientific Research</agency>

<allocation niiCode="kikin" sequence="1">Multi-year Fund</allocation>

</overallAwardAmount>

</summary>

</identifier>

<review_section sequence="1" niiCode="351" tableType="review_section">小区分60040:計算機システム関連</review_section>

</grantAwardInfo>

<category path="000072" niiCode="72">Grant-in-Aid for Scientific Research (C)</category>

<review_section sequence="1" niiCode="351" tableType="review_section">Basic Section 60040:Computer system-related</review_section>

<allocation sequence="1" niiCode="kikin">Multi-year Fund</allocation>

</grantAwardInfo>

<title>IoT環境での機械学習に向けたベクトルレジスタ共有型SoC FPGAの実現</title>

</periodOfAward>

<institution sequence="1" niiCode="0012605" mextCode="12605" jspsCode="12605">東京農工大学</institution>

<agency niiCode="kakenhi">科学研究費助成事業</agency>

</grant>

<title>Implementation of Shared Vector Register SoC FPGA for Machine Learning under IoT Environment</title>

</periodOfAward>

<institution sequence="1" niiCode="0012605" mextCode="12605" jspsCode="12605">Tokyo University of Agriculture and Technology</institution>

<agency niiCode="kakenhi">Grants-in-Aid for Scientific Research</agency>

</grant>

</grantList>

</report>

</report>

</reportList>

<author>Cai Jingyong、Takemoto Masashi、Qiu Yuming、Nakajo Hironori</author>

<title>Trigonometric Inference Providing Learning in Deep Neural Networks</title>

<journalTitle>Applied Sciences</journalTitle>

</product>

<author>Nguyen Quoc、Shikina Tomoaki、Teruya Daichi、Hotta Seiji、Han Huy-Dung、Nakajo Hironori</author>

<title>Leveraging Expert Knowledge for Label Noise Mitigation in Machine Learning</title>

<journalTitle>Applied Sciences</journalTitle>

</product>

<author>田中秀太朗, 田中友章, 長岡慶太, 東良輔, 関部勉, 高田周一, 中條拓伯</author>

<title>仮想エンジンアーキテクチャにおけるRISC-V同時マルチスレッディング(SMT)コアの実現</title>

<journalTitle>信学技報 RECONF2021-65</journalTitle>

</product>

<author>前田依莉子, 照屋大地, 中條拓伯</author>

<title>再構成可能仮想アクセラレータ(ReVA)の実現に向けたキャッシュコヒーレントな相互接続規格の検討</title>

<journalTitle>信学技報 RECONF2021-65</journalTitle>

</product>

<author>田中友章, 東良輔, 田中清史, 長名保範, 三好健文, 多田十兵衛, 中條拓伯</author>

<title>ハードウェアアクセラレーションのためのベクトルレジスタ共有機構</title>

</product>

<author>Tomoaki Tanaka, Ryosuke Higashi, Hidetaro Tanaka, Takefumi Miyoshi, Yasunori Osana, Jubee Tada, Kiyofumi Tanaka, Hironori Nakajo</author>

<title>Shared Vector Register of RISC-V for the Future Hardware Acceleration</title>

<journalTitle>Sixth Workshop on Computer Architecture Research with RISC-V (CARRV 2022)</journalTitle>

</product>

<author>田中秀太朗, 田中友章, 長岡慶太, 東良輔, 関部勉, 高田周一, 中條拓伯</author>

<title>仮想エンジンアーキテクチャにおけるRISC-V同時マルチスレッディング(SMT)コアの実現</title>

<organizer>電子情報通信学会リコンフィギャラブルシステム研究会</organizer>

</product>

<author>前田依莉子, 照屋大地, 中條拓伯</author>

<title>再構成可能仮想アクセラレータ(ReVA)の実現に向けたキャッシュコヒーレントな相互接続規格の検討</title>

<organizer>電子情報通信学会リコンフィギャラブルシステム研究会</organizer>

</product>

<author>田中友章, 東良輔, 田中清史, 長名保範, 三好健文, 多田十兵衛, 中條拓伯</author>

<title>ハードウェアアクセラレーションのためのベクトルレジスタ共有機構</title>

<organizer>電子情報通信学会リコンフィギャラブルシステム研究会</organizer>

</product>

<author>Tomoaki Tanaka, Ryosuke Higashi, Hidetaro Tanaka, Takefumi Miyoshi, Yasunori Osana, Jubee Tada, Kiyofumi Tanaka, Hironori Nakajo</author>

<title>Shared Vector Register of RISC-V for the Future Hardware Acceleration</title>

<organizer>Sixth Workshop on Computer Architecture Research with RISC-V (CARRV 2022)</organizer>

</product>

<title>ハノイ科学技術大学(ベトナム)</title>

<counterpartInstitution>ハノイ科学技術大学</counterpartInstitution>

</product>

<title>東京農工大学中條研究室ホームページ</title>

</product>

</productList>

<author xml:lang="ja">Cai Jingyong、Takemoto Masashi、Qiu Yuming、Nakajo Hironori</author>

<title xml:lang="ja">Trigonometric Inference Providing Learning in Deep Neural Networks</title>

<journalTitle xml:lang="ja">Applied Sciences</journalTitle>

</product>

<author xml:lang="ja">Nguyen Quoc、Shikina Tomoaki、Teruya Daichi、Hotta Seiji、Han Huy-Dung、Nakajo Hironori</author>

<title xml:lang="ja">Leveraging Expert Knowledge for Label Noise Mitigation in Machine Learning</title>

<journalTitle xml:lang="ja">Applied Sciences</journalTitle>

</product>

<author xml:lang="ja">田中秀太朗, 田中友章, 長岡慶太, 東良輔, 関部勉, 高田周一, 中條拓伯</author>

<title xml:lang="ja">仮想エンジンアーキテクチャにおけるRISC-V同時マルチスレッディング(SMT)コアの実現</title>

<journalTitle xml:lang="ja">信学技報 RECONF2021-65</journalTitle>

</product>

<author xml:lang="ja">前田依莉子, 照屋大地, 中條拓伯</author>

<title xml:lang="ja">再構成可能仮想アクセラレータ(ReVA)の実現に向けたキャッシュコヒーレントな相互接続規格の検討</title>

<journalTitle xml:lang="ja">信学技報 RECONF2021-65</journalTitle>

</product>

<author xml:lang="ja">田中友章, 東良輔, 田中清史, 長名保範, 三好健文, 多田十兵衛, 中條拓伯</author>

<title xml:lang="ja">ハードウェアアクセラレーションのためのベクトルレジスタ共有機構</title>

</product>

<author xml:lang="ja">Tomoaki Tanaka, Ryosuke Higashi, Hidetaro Tanaka, Takefumi Miyoshi, Yasunori Osana, Jubee Tada, Kiyofumi Tanaka, Hironori Nakajo</author>

<title xml:lang="ja">Shared Vector Register of RISC-V for the Future Hardware Acceleration</title>

<journalTitle xml:lang="ja">Sixth Workshop on Computer Architecture Research with RISC-V (CARRV 2022)</journalTitle>

</product>

<author xml:lang="ja">田中秀太朗, 田中友章, 長岡慶太, 東良輔, 関部勉, 高田周一, 中條拓伯</author>

<title xml:lang="ja">仮想エンジンアーキテクチャにおけるRISC-V同時マルチスレッディング(SMT)コアの実現</title>

<organizer xml:lang="ja">電子情報通信学会リコンフィギャラブルシステム研究会</organizer>

</product>

<author xml:lang="ja">前田依莉子, 照屋大地, 中條拓伯</author>

<title xml:lang="ja">再構成可能仮想アクセラレータ(ReVA)の実現に向けたキャッシュコヒーレントな相互接続規格の検討</title>

<organizer xml:lang="ja">電子情報通信学会リコンフィギャラブルシステム研究会</organizer>

</product>

<author xml:lang="ja">田中友章, 東良輔, 田中清史, 長名保範, 三好健文, 多田十兵衛, 中條拓伯</author>

<title xml:lang="ja">ハードウェアアクセラレーションのためのベクトルレジスタ共有機構</title>

<organizer xml:lang="ja">電子情報通信学会リコンフィギャラブルシステム研究会</organizer>

</product>

<author xml:lang="ja">Tomoaki Tanaka, Ryosuke Higashi, Hidetaro Tanaka, Takefumi Miyoshi, Yasunori Osana, Jubee Tada, Kiyofumi Tanaka, Hironori Nakajo</author>

<title xml:lang="ja">Shared Vector Register of RISC-V for the Future Hardware Acceleration</title>

<organizer xml:lang="ja">Sixth Workshop on Computer Architecture Research with RISC-V (CARRV 2022)</organizer>

</product>

<title xml:lang="ja">ハノイ科学技術大学(ベトナム)</title>

</product>

<title xml:lang="ja">東京農工大学中條研究室ホームページ</title>

</product>

</productListEnriched>

</personalName>

<institution mextCode="12605">東京農工大学</institution>

</affiliation>

</attribute>

</member>

</member>

</memberList>

</awardNumberList>

<keyword sequence="4">アクセラレータ</keyword>

<keyword sequence="5">ベクトルレジスタ</keyword>

</keywordList>

<keyword sequence="1">ハードウェアアクセラレーション</keyword>

<keyword sequence="5">ベクトル拡張</keyword>

<keyword sequence="6">ベクトルレジスタ</keyword>

</keywordList>

</paragraphList>

</paragraphList>

</paragraphList>

</paragraphList>

<paragraph sequence="1">コロナ禍により予定していた旅費を消化しきれなかったため。</paragraph>

<paragraph sequence="2">次年度は、規制も緩和され、研究成果を対面で積極的に発表し、現地にて有益な研究交流をはかる予定である。</paragraph>

</paragraphList>

</classificationList>

<caption xml:lang="en">Budget Amount</caption>

</awardAmount>

</awardAmount>

</awardAmount>

</awardAmountList>

</grantAward>

</identifier>

<url>https://kaken.nii.ac.jp/grant/KAKENHI-PROJECT-19K11968/</url>

</urlList>

<title>サイバー攻撃による異常動作検知機能を持ったプロセッサの開発</title>

<review_section sequence="1" niiCode="354" tableType="review_section">小区分60070:情報セキュリティ関連</review_section>

<institution niiCode="0027301" sequence="1">長崎県立大学</institution>

<agency niiCode="kakenhi">科学研究費助成事業</agency>

<institution>長崎県立大学</institution>

<department>情報システム学部</department>

<institution>長崎県立大学</institution>

<department>情報システム学部</department>

</affiliation>

</personalName>

</enriched>

</member>

<institution>工学院大学</institution>

<department>情報学部(情報工学部)</department>

<institution>工学院大学</institution>

<department>情報学部(情報工学部)</department>

</affiliation>

<fullName>小林良太郎</fullName>

</personalName>

</enriched>

</member>

<keyword sequence="1">IoTセキュリティ</keyword>

<keyword sequence="2">ハードウェアセキュリティ</keyword>

<keyword sequence="3">組み込みセキュリティ</keyword>

<keyword sequence="5">プロセッサ情報</keyword>

<keyword sequence="8">セキュリティ</keyword>

<keyword sequence="9">プロセッサ</keyword>

<keyword sequence="10">サイバー攻撃</keyword>

<keyword sequence="11">異常動作検知</keyword>

</keywordList>

<paragraph sequence="1">【全体構想】サイバー攻撃等によるプログラムの異常動作を検知する機能を持ったプロセッサを開発する。CPU内部の動作情報を出力する機能を持ち、出力される情報を学習して、プログラム動作の正常/異常を分類する機能を持ったプロセッサを開発し、セキュリティ対策が困難なIoTデバイスでも、リソース消費が激しいセキュリティ対策ソフトを導入することなく、プロセッサ単体で高速かつ軽量な異常検知を可能とする。</paragraph>

</paragraphList>

<paragraph sequence="1">汎用的なコンピュータやスマートフォンに搭載されているプロセッサは、コア数、動作クロック、メモリ、外部記憶などを増大させることにより性能を向上している。一方、近年必要性が高まっているIoTデバイスは、低価格で実装される機能が限定的、などの理由により、CPUの処理能力やメモリ容量などが汎用プロセッサと比べて少ない傾向にある。そのため、アンチウイルスソフトウェアなどのセキュリティ対策機能を追加で実装するリソースの確保が困難であり、新たなセキュリティ対策方法が求められている。そこで、本研究では、IoTデバイスのような限られたリソース上でセキュリティ対策を実現できるよう、プログラムが動作した時に得られるキャッシュヒット率などの情報を機械学習し、プログラムの異常な挙動を検知する機構をプロセッサ内部に実装する。ソフトウェアの異常動作検知機能をプロセッサ内部に実装することにより、アンチウイルスソフトに依存しない、IoT機器のセキュリティ対策を可能とすることを目的としている。</paragraph>

<paragraph sequence="2">2019年度は、異常動作の検知に適するプロセッサ内部情報を選定し、サンプリングによる効率的な学習などの検討をエミュレーション環境で行い、プログラムの異常な挙動が検知可能であることを確認した。提案機構をFPGAに実装するにあたっては、検知を行う判別器をプロセッサに同居させる必要がある。そのためには判別器の回路規模を縮小する必要があり、2020年度は判別器のサイズ削減手法について検討を行うとともに、FPGA上でオープンアーキテクチャのCPUであるRISCVを実装し、学習済の判別器を結合させることで、それらが連携して動作することを確認した。2021年度は異常検知の特徴量変更やCPUと判別器の通信方法を変更することにより、キャッシュを持たない、より小規模なプロセッサに対応する方法を評価検討し、その有効性を確認した。</paragraph>

</paragraphList>

<paragraph sequence="1">異常な挙動を検知するためのプロセッサ情報を精査し変更することによって、より高速で効率的、かつ、精度を下げることなく異常検知ができることを明らかにした。また、これまでの研究成果についても、コンピュータセキュリティシンポジウム、CANDAR（International Symposium on Computing and Networking）などで定期的に発表を行っている。</paragraph>

<paragraph sequence="2">加えて、現在使用しているFPGAボード（zync-7000）の回路規模で、RISC-Vと判別器を共存して実装することが可能であり、論理合成にも成功している。また、より検知精度を高めるための機械学習用データの作成手法などの課題についても検討を始めており、当初の予定通り進行していると判断する。</paragraph>

</paragraphList>

<paragraph sequence="1">今後は研究計画に記載した内容に従って研究を進める予定である。本研究内容は、ドメイン固有の機能を持つRISC-Vプロセッサの開発であるが、実装環境がFPGAのみとなると、現実社会への適用に制限がある。また、チップ製造企業との連携、回路規模の縮小化等によるコスト削減、判別器の学習内容更新方法などについても引き続き検討する必要がある。より実用的にプロダクトアウトするための方法についても外部機関との連携も含めて、継続して検討を行う。</paragraph>

</paragraphList>

</periodOfAward>

</overallAwardAmount>

</summary>

<category path="000072" niiCode="72">Grant-in-Aid for Scientific Research (C)</category>

<categoryFc path="000072" niiCode="72">Grant-in-Aid for Scientific Research (C)</categoryFc>

<review_section sequence="1" niiCode="354" tableType="review_section">Basic Section 60070:Information security-related</review_section>

<institution niiCode="0027301" sequence="1">University of Nagasaki</institution>

<agency niiCode="kakenhi">Grants-in-Aid for Scientific Research</agency>

<allocation niiCode="kikin" sequence="1">Multi-year Fund</allocation>

</overallAwardAmount>

</summary>

</identifier>

<review_section sequence="1" niiCode="354" tableType="review_section">小区分60070:情報セキュリティ関連</review_section>

</grantAwardInfo>

<category path="000072" niiCode="72">Grant-in-Aid for Scientific Research (C)</category>

<review_section sequence="1" niiCode="354" tableType="review_section">Basic Section 60070:Information security-related</review_section>

<allocation sequence="1" niiCode="kikin">Multi-year Fund</allocation>

</grantAwardInfo>

</periodOfAward>

<institution sequence="1" niiCode="0027301" mextCode="27301" jspsCode="27301">University of Nagasaki</institution>

<agency niiCode="kakenhi">Grants-in-Aid for Scientific Research</agency>

</grant>

<title>サイバー攻撃による異常動作検知機能を持ったプロセッサの開発</title>

</periodOfAward>

<institution sequence="1" niiCode="0027301" mextCode="27301" jspsCode="27301">長崎県立大学</institution>

<agency niiCode="kakenhi">科学研究費助成事業</agency>

</grant>

</periodOfAward>

<institution sequence="1" niiCode="0027301" mextCode="27301" jspsCode="27301">University of Nagasaki</institution>

<agency niiCode="kakenhi">Grants-in-Aid for Scientific Research</agency>

</grant>

<title>サイバー攻撃による異常動作検知機能を持ったプロセッサの開発</title>

</periodOfAward>

<institution sequence="1" niiCode="0027301" mextCode="27301" jspsCode="27301">長崎県立大学</institution>

<agency niiCode="kakenhi">科学研究費助成事業</agency>

</grant>

</periodOfAward>

<institution sequence="1" niiCode="0027301" mextCode="27301" jspsCode="27301">University of Nagasaki</institution>

<agency niiCode="kakenhi">Grants-in-Aid for Scientific Research</agency>

</grant>

<title>サイバー攻撃による異常動作検知機能を持ったプロセッサの開発</title>

</periodOfAward>

<institution sequence="1" niiCode="0027301" mextCode="27301" jspsCode="27301">長崎県立大学</institution>

<agency niiCode="kakenhi">科学研究費助成事業</agency>

</grant>

</grantList>

</report>

</report>

</report>

</report>

</report>

</report>

</reportList>

<author>Koike Kazuki、Kobayashi Ryotaro、Katoh Masahiko</author>

<title>IoT-oriented high-efficient anti-malware hardware focusing on time series metadata extractable from inside a processor core</title>

<journalTitle>International Journal of Information Security</journalTitle>

</product>

<author>Deguchi Mutsuki、Katoh Masahiko、Kobayashi Ryotaro</author>

<title>Evaluation of implementability in a malware detection mechanism using processor information</title>

<organizer>CANDAR 2021</organizer>

</product>

<author>出口睦樹,加藤雅彦,小林良太郎</author>

<title>プロセッサ情報を用いたマルウェア検知機構のFPGA実装のための予備評価</title>

<organizer>コンピュータセキュリティシンポジウム2020</organizer>

</product>

<author>荻原拓海,小林良太郎,加藤雅彦</author>

<title>ダミーファイルを用いた暗号化型ランサムウェアの検出と防御に関する検討</title>

<organizer>コンピュータセキュリティシンポジウム2020</organizer>

</product>

<author>山本真生,小林良太郎,加藤雅彦</author>

<title>3D画像識別によるマルウェア検知を目的としたプログラムの挙動の可視化に関する検討</title>

<organizer>第91回CSEC・第40回SPT・第90回EIP合同研究発表会</organizer>

</product>

<author>荻原拓海,小林良太郎,加藤雅彦</author>

<title>デコイファイルを用いた暗号化型ランサムウェアの検知とプロセス特定に関する検討</title>

<organizer>第186回DPS・第92回CSEC合同研究発表会</organizer>

</product>

<author>田中智也,小池一樹,小林良太郎,加藤雅彦</author>

<title>ダミーファイルを利用した暗号化型ランサムウェア対策システムの実装</title>

<organizer>コンピュータセキュリティシンポジウム2019</organizer>

</product>

<author>永井雄也,小林良太郎,加藤雅彦,嶋田創</author>

<title>プロセッサ情報によるマルウェア検知における特徴量のビット数削減手法の検討</title>

<organizer>コンピュータセキュリティシンポジウム2019</organizer>

</product>

<product id="PRODUCT-227