Dennard則（1974）
スケーリング係数（k）を基準として、MOSFETのゲート寸法（ゲート長とゲート幅）をk分の1にすると、遅延時間がk分の1に短くなり、消費電力はkの2乗分の1に下がるというもの。 つまり、MOSFETは小さくするだけで高速かつ低消費になる、という極めて魅力的な法則である。
1974年にIBMのRobert H. DennardらがIEEEの論文誌で発表した
比例縮小則 スケーリング則 ともいう
1970-1990年代には通用していた法則
https://gyazo.com/92541eef5d002132acd763ed3ab6d3bc
限界
もともと、消費電力はデナード・スケーリング通りとはいかず、動作時の消費電力は微細化の世代ごとに増え続けていた。ただし、CMOSデバイスでは、待機時の消費電力は無視できるほどに小さかった。 ところが、MOSFETの性能を決めるもう1つの重要な指標である、「電圧入力と電流出力の比率（トランスコンダクタンス）の確保」という制約が、リーク電流（オフ電流）の増加という問題を無視できないものへと押し上げた。
トランスコンダクタンス$ g_mを高くしたい
この比率が高い=電流出力が大きいほど後段のゲート容量が早く溜まって回路の遅延が少なくなる
微細化で入力電圧を下げられるので下げると（微細化で閾電圧はあまり変わらないようにしているので）$ g_mは小さくなって回路は遅延するようになる
かと言ってしきい電圧を下げるとオフ状態の電流が増大する
2000年代の半ばには、古典的なデナード・スケーリングは破綻する。
よって、チップの能力は増えるが、消費電力も増える
https://gyazo.com/cb9ae8ab9b61775eb853dd5d884ae073
この比率は微細化するどんどん悪化する
現実（上の図とは軸が違う）
https://gyazo.com/6630828c0834875b019e562e3f73792a
Leakage（リーク電流）が急激に増加している