VerilogでFIFO
#fpga
#verilog
FPGA Prototyping by SystemVerilog Examples
のFIFOを参考して自前のFIFOを実装。
https://github.com/thata/verilog_building_blocks/tree/master/fifo
入出力パラメータ
input wr
input rd
input w_data
output r_data
output full
output empty