SDC でよく使うやつ
SDC ファイルは回路の合成時にタイミング制約を与えるファイル.
本によってはこの辺が全く書いていなかったりするのだが,きちんと設定しないと回路の動作が不安定になったりする他,合成時間の短縮につながることもある(実体験).
クロック
$ create_clock -name {CLK_48M} -period "48 MHz"
get_ports {CLK_48M}
create_clock
リンク消失
代わり
create_clock
#FPGA
#Altera
#Xilinx